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IDT70V5388/78
3.3V 64/32K x 18 Synchronous FourPort? Static RAM
Switching Waveforms
Timing Waveform of Read Cycle (2)
t CYC2
Industrial and Commercial Temperature Ranges
CLK
CE 0
t CH2
t CL2
t SC
t HC
t SC
t HC
(3)
CE 1
LB , UB
R/ W
t SB
t SW
t SA
t HB
t HW
t HA
t SB
(5)
t HB
ADDRESS
(4)
An
An + 1
An + 2
An + 3
(1 Latency)
t CD2
t DC
DATA OUT
t CKLZ
(1)
Qn
Qn + 1
t OHZ
t OLZ
Qn + 2
(5)
NOTES:
OE
(1)
t OE
,
1. OE is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
2. CNTLD = V IL , CNTINC and CNTRST = V IH .
5649 drw 08
3. The output is disabled (High-Impedance state) by CE 0 = V IH , CE 1 = V IL , LB , UB = V IH following the next rising edge of the clock. Refer to Truth Table I.
4. Addresses do not have to be accessed sequentially since CNTLD = V IL constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
5. If LB , UB was HIGH, then the appropriate Byte of DATA OUT for Qn + 2 would be disabled (High-Impedance state).
Timing Waveform of a Multi-Device Read (1,2)
t CYC2
CLK
t CH2
t CL2
t SA
t HA
ADDRESS (B1)
A 0
A 1
A 2
A 3
A 4
A 5
A 6
t SC
t HC
CE 0(B1)
t SC
t HC
DATA OUT(B1)
t CD2
Q 0
t CD2
Q 1
t CKHZ
t CD2
Q 3
t SA
t HA
t DC
t DC
t CKLZ
t CKHZ
ADDRESS (B2)
A 0
A 1
A 2
A 3
A 4
A 5
A 6
t SC
t HC
CE 0(B2)
t SC
t HC
t CD2
t CKHZ
t CD2
DATA OUT(B2)
NOTES:
t CKLZ
Q 2
t CKLZ
Q 4
5649 drw 09
,
1. B1 Represents Device #1; B2 Represents Device #2. Each Device consists of one IDT70V5388/78 for this waveform,
and are setup for depth expansion in this example. ADDRESS (B1) = ADDRESS (B2) in this situation.
2. LB , UB , OE , and CNTLD = V IL ; CE 1(B1) , CE 1(B2) , R/ W , CNTINC , and CNTRST = V IH .
14
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